基站无线电接收器通过将天线端口处的高频信号与本地载波信号混合，使其转换为频率较低的中频(IF)信号。若要在有强烈干扰的情况下检测微弱信号，则接收器硬件需具备混频器功能，且混频器应具有低噪声系数(NF)和高线性度性能。随着接收信号频率的提高，要设计同时满足损耗和失真要求的混频器极具挑战性。

在过去的十年中，内置驱动放大器和集成IF增益功能的硅集成电路(IC)降频转换器经过发展，已成为提供这类系统功能的首选解决方案。这些IC可节约成本，有助于系统运行更可预测和可重复。本文旨在说明，该功能的重要性正不断为使用BiCMOS技术的制造商所认识到，并通过一个基站接收器设计示例，概述设计工程师所面对的关键挑战。

降频转换器：集中分立式元件设计方法与完全集成式解决方案

大多数蜂窝基础设施的基站都将低噪声放大器放置在塔顶靠近天线的位置。对干扰音以及目标信号的同时放大增加了降频转换器线性度要求的苛刻程度。传统降频转换器使用无源四通道混频器(损耗低于7 dB)1，由外部本振放大器(LOA)驱动。在基站降频转换器系统中，混频器后接IF频率下的线性增益，然后使用窄带滤波器过滤干扰音。将本振信号施加到混频器的四个通道前，需要使用大于20 dBm的典型驱动功率，以达到高线性度和低噪声性能要求。

图1. 基站接收器的典型RF输入架构

ANTENNA	天线
TOWER TOP	塔顶
LNA	低噪声放大器
DUPLEXER	双工器
RF CABLE	RF线缆
LNA/PREAMP	低噪声放大器/前置放大器
Rx BANDPASS	接收器带通
Down-converter	降频转换器
IF BANDPASS	IF带通
LO	本振

 

无论图1中的降频转换器使用单通道混频器（集成镜像抑制预滤波器），或是使用带有双通道混频器功能的IQ降频转换器，都存在同样的设计挑战性。混频器的各组成部分在图2的功能框图中表示。外部50Ω LOA、IF放大器、LO BPF和双工器占据了很大一部分PCB面积，需要使用许多额外的偏置和匹配元件，产生了许多可使系统参数性能改变的因素。该图显示了混频器由数个子功能模块组成——LOA、LO带通滤波器、双工器、IF放大器和密封4 FET通道——每个模块代表电路板上的数个元件。便于生产和测试使得工程师倾向于为这些模块选择50Ω单端器件。

 

图2. 传统基站降频转换器方案

 

Kathiravan Krishnamurthi、

Zhiyang Liu和Ian Gresham

恩智浦半导体，马萨诸塞州比尔里卡市

 

 图3. Si IC降频转换器集成基站用降频转换器的全部高性能特性

  相反地，图3中的降频转换器集成电路则在硅片中内嵌了所有这些功能。无源四通道FET环形混频器、巴伦、LOA、双工器和IF放大器可集成在5 x 5 mm封装尺寸的单芯片中，图中以红框表示。随后，在IC设计中，可自由地选用最佳阻抗水平和信号格式的器件。IF输出可采取差分方式，因此兼容高质量差分表面声波(SAW)滤波器技术。此外，信号可在芯片上从单端转化为差分格式，由此可抑制二次谐波。还可转化参考阻抗水平，允许控制和优化电路中关键节点的电压摆幅，从而改善效率。最后，差分驱动器能够以最少的变化在受控和饱和状态下运行。这种限制特性能够满足不依赖驱动的性能要求。

 一种能够将所有这些功能集成在单个小型IC中的方法是采用硅BiCMOS工艺技术，它集成如下器件：高性能低噪声的双极性晶体管（用作放大器）；低损耗的多层变压器（用作巴伦）；以及三势阱NMOS或绝缘器件上的NMOS实现无源混频四通道。²

现代技术通常在单个工艺过程中使用数类晶体管，此时速度（过渡频率ft）和BV_CEO可相互权衡取舍。ft较高的器件通常NF较低，其代价是击穿电压下降，限制了信号摆幅可能达到的最大值。然而，ft高于100 GHz的常用器件可提供足够的性能，同时满足具有成本效益的标准SiGe:C工艺技术的噪声和失真要求。

图4. 三重阱NMOS用作4-FET四通道的构件块

 

 硅MOSFET器件用作无源开关，采用载波信号动态驱动，工作时损耗低，并且更重要的是具有低失真特性。图4显示用于无源混频四通道的典型三势阱NMOS器件实施方案。该器件的截面图显示了隔离式NMOS器件的典型工艺实施方案。它配置为四通道FET环做为无源开关，其电路如右图所示。P阱自引导到源端以增加可用的电压摆幅；深N阱反向偏置，以便通过降低耗尽层电容的大小，达到进一步与基板隔离的目的。植入式深N阱将NMOS器件的有源P阱区域与大块基板隔离，使并联电容值大幅下降，减少高频信号损耗。

 通过保持D-N阱反向偏置，可增大P阱和D-N阱之间的阻抗（小数值固有耗尽层电容），在体节点和源节点之间增大阻抗可在RF频率保持P阱浮动，从而减少二极管削波，增加线性度。现在通过设计示例体现关键参数，以及设计工程师面对的相应挑战。

 BiCMOS基于FET的混频器设计

把问题分成独立的几个步骤通常可简化复杂的设计问题，或将问题变得更加明确具体。当涉及更为复杂的频率转换问题时，这种方法尤其实用。在本例中通过四个步骤进行设计：混频器内核设计；双工器和加法终端设计；以及两级放大器的设计——高线性度、低噪声差分IF放大器和用于LO路径的驱动放大器。

 混频器内核设计

 

图5. 全驱动匹配型FET内核的简化RF等效电路图

集成四通道排列NMOS器件的高线性度FET混频器由大信号放大器驱动，可针对设计目标采用等效电路建模，如图5所示。假设可产生四通道LO端口允许的最大摆幅，并且摆幅值为vLO = Vp cos (ω_ct)，则第一步是对RF端口的输入阻抗进行建模。片上RF和LO巴伦用于在FET环的输入端将单端信号转换为差分信号。LO驱动信号的峰值摆幅Vp设为尽可能与V_box（FET器件栅极氧化层的击穿电压）值接近，以获得高P1dB。随后，四通道泵式N-FET即可通过一个电容Cfet与电阻Rfet并联来代替。Cfet的电容值是FET器件几何尺寸的函数(W/L)。电阻Rfet源于混频器电导的动态切换。此泵式非线性电导可采用混频器随时间变化电导的傅里叶级数展开式第一项表示。负责降频转换的基本项G1是LO驱动幅度V_p和NMOS器件几何尺寸的函数。

随时间变化的电导G (t)的数学表达式为：

 

在真正的双平衡配置混频器中，可消除偶次谐波项。因此，RF端口处的混频器输入阻抗可建立为FET四通道随时间变化的电导(R_fet = 1/G1)与C_fet和RF变压器磁化电感L_bal并联的模型。

确保混频器的RF端口与系统源阻抗的良好匹配很重要，这有两个原因。首先，作为降频转换器的输入级，模块的整体NF主要由混频级的转换损耗决定。其次，通过为上一级提供良好的匹配负载，集成所需镜像抑制或RF带通滤波器将更为简单。

 理想情况下，需同于系统在工作频率下的特性阻抗值（通常为50 Ω）。但通过谨慎选择器件尺寸(W/L)和LO驱动电平以使Rfet = Zo，通过该电路以实现宽带性能。通过选择Lbal与NFET内核的电容(Cfet)产生谐振，使之满足下式，便可使变压器损耗最小并获得阻抗匹配：

 

这类设计中的混频器内核可视为具有特性阻抗，其Zo等于：

 

此混频器内核模型可用于后续设计步骤。

可通过完全驱动栅极至尽可能接近Vbox，以获得更高的线性特性。在0.5 μm 的NFET技术中，典型峰值Vbox通常约为6 V，而基于可靠性方面的考虑，完全驱动的限值为5 V。对于指定的NMOS技术，在各种RF频率, 特定的Z_o环境下,完全驱动四通道时能否达到的P1dB是与器件的尺寸有关。

2和3表示固定的系统特性阻抗，工作频率与混频器内核的等效电容成反比。因此——保持其他不变——电路的工作频率加倍就必须使混频器内核的有效电容减半。由此得出结论：虽然关键参数依然是混频器内核随时间变化的电导与系统特性阻抗在最佳驱动电平下的匹配，但RF频率更高的混频器要求器件的栅极长度更短，以实现低转换损耗。表1显示如何使用该方法，在特定技术范围内针对各种工作中心频率进行的设计调整。该分析是基于恩智浦QuBIC4X SiGe:C BiCMOS工艺，使用0.25 μm NFET。本例中, 基于典型技术，峰值驱动Vp < Vbox，约为2.5 V。

从功率-频率表中，可以看到两个结果。对于特定的技术，保持低转换损耗的输入50 Ω系统, P1dB的最大值将随着工作频率的提高而下降。在特定频率下增加W/L比值（设备外围）不仅可获得较低的转换损耗，还可允许动态电导更大扩展，获得更高的P1dB。通过调整Cfet和Lbal可获得较低的混频器内核Zo阻抗，从而在峰值LO驱动下获得更高的P1dB。

 加法终端和双工器设计

4-FET四通道混频器是一个双面混频器；加法和减法频率均在IF端口产生且电平值相等。输入接收器的目标信号（fLO – fRF或fRF – fLO分别为高端或低端频率）在芯片内部通过IF放大器放大。然而，也会产生加法信号(fLO + fRF)，并输入到IF放大器。这个加法信号的存在将导致降频转换器的动态性能下降，因为IF放大器高频信号的反射，会在IF端与LO重新混频。因此，为了最大程度地提升降频转换器的线性度，应先于IF放大器的输入端抑制加法信号。为了防止加法信号反射并在IF端与LO混合，必须使用终端将信号吸收4。这可通过如下方式实现：在混频器和IF级之间集成一个简单的差分双工器，然后终结加法信号并以最少的损耗传输所需的差分信号。

 

图6. 用于保持IF放大器最大线性度的双工器设计原理与方案

图6显示双工器如何与吸收（终结）加法频率的简单高通R-C部分一同实现；R占据一半的差分IF终端电路。采用IF放大器输入电容（用于CE放大器的米勒电容）与调谐的耦合串联L连接适用于低通、高频抑制部分。

LO驱动放大器设计

图7. 变压器或谐振放大器产生nFET内核的驱动电压

 为了实现驱动混频器内核以产生正确动态电导以及优化线性度的能力, 需要对FET四通道上的信号电压摆幅进行优化。以50 Ω特性阻抗为基准时，2.5 V至5 V的信号电压摆幅可换算成约为18至24 dBm的LO功率水平。该LO电压摆幅的幅度可通过谐振放大器技术在混频器四通道IC内加以控制5，，如图7所示。这种技术中的混频器四通道栅极可看成能够谐振处理的负载，谐振通过与级联或CE差分BJT的开集构成。此方法的另一种形式是使用一个n:n+1变压器，提升电压驱动输入混频器。该方法允许将混频器内核中优化后的LO信号摆幅作为一定程度上独立于LO放大器输出端峰值信号的幅度，从而具有了额外的灵活性。本例的SiGe HBT采用级联配置，以改善击穿效应并优化高频性能。

LO噪声性能

上一部分有关驱动器设计的内容着重讲述构建大信号并以本振频率开关NFET。较大的驱动可确保混频器工作的线性度。虽然多数驱动器设计都能实现通过混频器栅极产生大信号，但也要重视驱动器的噪声性能。

当混频器RF端口有个大干扰信号的时候，本振波裙的噪声将由于相互混频而终止于IF端口处。6为了最大程度地减少信噪比下降，设计LOA电流源(Idc)时需特别仔细，因为其低频噪声截止于LO相位噪声两侧。由于干扰而导致的噪声系数下降可通过集成电路降频转换器的封闭式方程表示。7 

NFblock表示为：

NFblock=10log10

 

图8. 阻断条件下的噪声系数与输入阻断信号功率和LO缓冲器噪声的函数关系

其中，L = 10(Ln /10)，Ln是以dBc/Hz为单位表示的LO噪声；Tp表示工作温度；To = 290 K；Pblock是以mW为单位表示的阻塞功耗；玻尔兹曼常数k = 1.381×10(-23)J/K；转换损耗Lcn = 10(Lc/10)，其中Lc单位为dB。图8显示阻塞条件下降频转换器噪声系数(dB)如何随输入阻塞信号功率的变化而改变。该曲线的工作温度为Tp = 25°C。它显示LO信号产生的噪声幅度如何影响降频转换器的总NF。对这些曲线仔细考察即可得到有关设计中LO缓冲器允许噪声量（Ln，单位为dBc/Hz）的准则，从而满足NF_block的要求。图中可看到，使总信噪比下降超过Pblock=–5 dBm的主要原因是LO噪声。

IF放大器设计

图9. 串联-并联反馈式级联放大器，具有出色的带宽和反向隔离

IF放大器的负载网络是一个内在差分型窄带IF滤波器（通常类型为声表面波(SAW)）。IF放大器可方便地输出差分信号，从而简化接口连接。图9显示一个串联-并联反馈式级联放大器，具有出色的带宽和反向隔离性能。串联-并联式阻性反馈设计通常针对宽带IF（50至800 MHz）使用级联配置。高ft SiGe晶体管的高反向隔离和低输出电容以及级联放大器有利于高输出阻抗(200Ω)与SAW滤波器的匹配。

IF放大器中的偏置注入具有两个优势：a)使输出摆幅的裕量最大；b)使阻塞条件下的偏置噪声上变频最小。基带镇流和严谨的电流镜设计确保偏置电流和IF之间正确隔离。电容C滤除进入偏置电路的噪声和干扰。出于噪声和裕量方面的考虑，避免使用经典的尾电流源。

 SiGe BiCMOS降频转换器设计示例

下面示例采用前面讨论的步骤，设计一个2.5至3.5 GHz降频转换器，并使用恩智浦QUBiC4X SiGe BiCMOS工艺生产。3之所以选择2.5至3.5 GHz RF频段设计，是因为该频段对于LTE和WiMAX应用非常重要。采用表1中设计3所描述的模型，巴伦设计可优化为中心频率为3 GHz。LOA设计针对fif = 300 MHz而优化，并假设高端注流LO (flo)的频段为2.8至3.8 GHz。

图10. 采用5 × 5 mm QFN-32封装的降频转换器IC，使用文中的原理与步骤设计

 IC采用业界标准的5 x 5 mm QFN-20塑料封装，如图10中的照片所示。为满足特性要求，使用集总式外部巴伦（照片中的最左端）将差分IF端口转化为单端50Ω终端。

混频器IC采用+5 V电源工作，电流功耗为175 mA。IIP3典型值为+25 dBm、8.5 dB增益和10 dB噪声系数，测量结果验证了本文设计方法的可行性。典型增益、噪声系数、P1dB和IIP3的测量值与RF输入信号频率和环境温度（–40°、+25°和+85°C）的函数关系分别见图11、12、13和14。

 
 

图11 集成nFET混频器和HBT IF放大器的BGX7401降频转换器的转换增益

 

图12 BGX7401的SSB噪声系数与RF频率和温度的关系



图13 BGX7401的输入P1dB压缩点与RF频率和温度的函数关系

图14 输入IIP3与RF频率和温度的关系

结论

本文介绍了系统的设计技巧，将设计问题分成各独立部分，以便同时获得小型化和节约成本的好处。旧电路设计并非全无用处。它们经过改进，应用在新设计中，具有更佳的性能。此处探讨并实施的设计方法采用经典的4-FET四通道器件，将其与Si集成电路技术结合，提供小尺寸、高度可预测性能。同时，通过在解决方案中集成LO驱动器和IF放大器功能，便可实现效率更高的电路，而不会降低性能。

 致谢

本文作者感谢恩智浦半导体的Chris Bean和Andy Street帮助提供EV套件设计以及特性数据。Kathiravan感谢IBM和Maxim的多个团队经理提供的机会。

 

参考文献

1. Novel Passive FET Mixers Provide Superior Dynamic Range, Mini-Circuits Application Note AN00-003.pdf, www.minicircuits.com.

2. P. Park et al., “A High-Linearity, LC-Tuned, 24 GHz T/R Switch in 90-nm CMOS,” 2008 IEEE RFIC Symposium

Proceedings, pp. 369-372.

3. P. Deixler et al., “QUBiC4X:An ft/ fmax=130/140 GHz SiGe:C-BiCMOS Manufacturing Technology with Elite Passives for Emerging Microwave Applications,” Proceedings of the 2004 Bipolar/ BiCMOS Circuits and Technology Meeting, pp. 233-236.

4. P. Will, “Reactive Loads – The Big Mixer Menace,” Microwaves, April 1971, pp.38-42.5. D.K. Shaeffer and T.H. Lee, Low-Power CMOS Radio Receivers, Kluwer Academic Publishers, Boston, MA 1999.

6. K. Krishnamurthi and S.P. Jurgiel, “Specification and Measurement of Local Oscillator Noise in Integrated Circuit Base Station Mixers,” Microwave Journal, Vol. 46, No. 4, April 2003, pp. 96-104.

7. K. Krishnamurthi, Fundamentals of Radio Communications, Chapter 9:Noise in Radio Receivers, Adaiyalam Publishing House, India.