5G固定无线接入阵列与RF前端之间的权衡取舍

5G Fixed Wireless Access Array and RF Front-End Trade-Offs

作者：Bror Peterson和David Schnaufer，

Qorvo，美国北卡罗来纳州格林斯巴勒市

下一代5G网络的愿景是：相比现有的4G网络，在容量、覆盖范围和连接性方面实现数量级提升，同时大大降低运营商和用户的每比特数据成本。图1显示了5G技术和网络实现的多项使用案例和服务。5G新无线电(NR)标准化第一阶段的重点是定义一种无线电接入技术（RAT），利用新的宽带频率分配（包括6GHz以下和24GHz以上的频段），以实现国际移动通信2020年及之后的愿景展望中提出的大峰值吞吐量和低延时。¹

图1：5G使用案例

通过利用NR RAT，尤其是在毫米波频段方面实现的改进，移动网络运营商只需花费传统电缆和光纤到户设施的一小部分时间和成本，即可向家庭、公寓和企业提供千兆固定无线接入(FWA)服务。运营商还将FWA作为提供真正移动宽带体验的试验平台。意料之中的是，Verizon、AT&T以及其他运营商正在大力开展FWA试验，目标是在2019年实现完全商业化。

本文分析了提供上述新型毫米波FWA服务所需的架构、半导体技术和射频前端(RFFE)设计。以郊区部署为例讨论了链路预算要求；介绍了用于基站收发信机(BTS)的混合波束成型技术与全数字波束成型技术的特点和两者之间的权衡，并分析了实现这两种技术的半导体技术和RFFE组件。最后，本文还讨论了专用于5G FWA市场的GaN-on-SiC前端模块(FEM)设计。

FWA部署

使用毫米波的一个明显优势是能够以较低成本利用此前未充分利用的连续频谱。这些频段可实现高达400MHz的载波带宽，且商用BTS设计为采用支持最高1.2GHz瞬时带宽的载波聚合。用户端设备(CPE)将支持超过2Gbps的峰值速率，并具有多种外形尺寸：全室外分体式安装型、全室内桌面型和dongle型。随后还将推出移动电话型终端。

全球毫米波频谱可用性如图2所示。在美国，大部分试验都是在之前的27.5至28.35GHz LMDS频段范围中进行，但运营商计划在更宽的39GHz频段（已在更大的经济区域获得许可）中进行全国部署。3GPP已经分配了这些候选频段，并且除了28GHz，各候选频段将由国际电信联盟在全球进行协调。²

图2：全球24GHz以上的5G频段

FWA描述了一个集中的分扇区的BTS与多个固定或移动用户之间的无线连接（图3）。系统设计为利用现有的塔站，并支持低成本自装式CPE扩建。为了保持较低的初期部署成本并促成FWA的商业化，这两者都至关重要。初期部署主要为室外到室外部署，并采用专业的屋顶安装方式，可最大限度地扩大覆盖范围，从而确保最初的客户满意度，同时使BTS和CPE设备有时间实现所需的成本和性能目标。

图3：端到端FWA网络

较大的覆盖范围对于成功实现FWA商业化至关重要。为了说明这一点，我们设想在一个每平方公里有800个家庭的郊区进行部署，如图4所示。对于站点间距离(ISD)为500m的BTS，我们需要至少9个蜂窝站点的20个扇区，每个扇区覆盖35个家庭。假设33%的用户签约使用1Gbps服务，且网络超额利用率为目前的5倍，则所需的平均BTS总容量为每个扇区3Gbps。假设平均频谱效率为2bps/Hz，且空间复用层数为4，则利用400MHz的带宽就可以满足这一容量需求。如果用户每个月支付100美元的费用，则年收入将为280,000美元/平方公里/年。当然，如果不考虑重复成本，我们不太清楚FWA是不是一个好的商业模式，但我们可以得出以下结论：当ISD增加时，这个商业用例会有所改善。为此，运营商要求设备供应商构建能够在最高规定限值下运行的BTS和CPE设备，以最大限度地提高覆盖率和盈利能力。

图4：城市郊区环境中的FWA

美国联邦通信委员会已经为28和39GHz频段定义了非常高效的全向辐射功率(EIRP)，³如表1所示。这样一来，在运营商预期的成本、尺寸、重量和功率预算范围内构建符合这些目标要求的系统成为一大挑战。选择适当的前端架构和RF半导体技术是应对这一挑战的关键。

 

FWA链路预算

标准机构一直在忙于定义性能要求，以及评估各种毫米波频率的用例。城市宏场景是典型FWA部署的最佳表现形式：具有较大的ISD（300至500m），并提供较高的路径损耗预算，可克服毫米波频率范围内遇到的许多传播挑战。为搞清所需的链路预算，我们采用了可说明非视线站点条件和室外至室内穿透性的大规模精细信道模型（如3GPP定义的模型）进行路径损耗统计模拟。⁴图5显示了设备供应商和运营商在500m ISD城市宏环境下进行部署的结果。在这个模拟部署中，我们采用了28GHz信道模型，其中室内用户和室外用户分别占80%和20%。在室内用户中，50%采用高穿透损耗模型，50%采用较低损耗模型。从长远角度来说，运营商希望潜在的用户中至少80%可自行安装，以最大限度地减少成本更高的专业屋顶安装。分布曲线表明，系统的最大路径损耗为165dB。

图5：ISD为500m的城市宏站环境下的路径损耗模拟统计

闭合链路取决于多个变量，包括发射EIRP、接收天线增益、接收器噪声系数(NF)和最小边缘覆盖吞吐量。为避免过度设计成本敏感型CPE设备，以及将负担转移至BTS，链路设计应从CPE接收器开始，并采用反向推导的方法达到BTS发射器要求。为了代替传统的G/T（随系统噪声温度变化的天线增益率）品质因数(FOM)，我们定义了一个更便利的G/NF FOM：通过接收器的NF进行归一化处理的峰值天线增益（包括波束成型增益）。图6说明了各种接收G/NF所需的EIRP，以便克服提供1Gbps边缘覆盖吞吐量的目标路径损耗。这里假设调制频谱效率为2bps/Hz，解调信噪比(SNR)为8dB。从图中可以看出，我们可以确定各种CPE接收器G/NF所需的BTS EIRP。例如，当CPE接收器G/NF≥21dBi时，要在路径损耗为165dB的条件下维持1Gbps的链路，将需要65dBm BTS EIRP。

图6：发射EIRP与接收G/NF相对于1Gbps边缘覆盖吞吐量的路径损耗

接下来，我们将通过描述实现21dB G/NF（图7）所需的最少阵列天线单元，探讨接收器NF的影响。我们还将介绍低噪声放大器(LNA)的总功耗。通过调整坐标轴范围，我们可以将两者重叠，并观察NF对阵列大小、复杂性和功率的影响。在这个示例中，每个LNA的功耗为40mW，这是相控阵的典型功耗。图中还显示了30GHz频率条件下，130nm SiGe BiCMOS、90nm GaAs PHEMT和150nm GaN HEMT的RFFE NF，包括T/R开关损耗。化合物半导体技术可将NF降低1.5dB或以上，从而将阵列大小、功耗乃至CPE成本减少30%。

 

图7：阵列大小与前端NF和功耗的关系(G/NF=21dB)

为探索对RFFE组件技术选择和设计而言至关重要的架构权衡，我们先来了解天线扫描要求。然后，我们会重点介绍电路密度和封装对集成式双极化接收/发射阵列的影响。最后，我们会研究全数字波束成型和混合射频波束成型架构，以及这两种架构各自的要求。

一维或二维扫描

阵列中有源信道的数量取决于许多因素。我们先来了解一下方位角和仰角扫描要求，以及典型的FWA部署是否需要使用二维波束成型，亦或只使用复杂性更低的一维（仅方位角）波束成型阵列即可。这个决定对功率放大器(PA)有一定影响。图8显示了两种FWA部署场景。在郊区部署中，信号塔高度为15至25m，蜂窝半径为500至1000m，住宅平均高度为10m。正如传统的宏蜂窝系统那样，该部署场景中无需采用完全自适应仰角扫描。

图8：阵列复杂性取决于部署场景所需的扫描范围：郊区(a)或城市(b)

通过共同馈电多个无源天线单元，可向下聚焦仰角波束，如图9a所示。辐射单元的垂直层叠列旨在最大程度地减少住宅上方的辐射，并覆盖地面上的任何零位区域。此外，增益模式设计为以与路径损耗相同的速率相对地增加，从而为远近用户提供更均匀的网络覆盖。标称半功率波束宽度可以近似表示为102°/N_ANT，而阵列增益幅度为10log₁₀(N_ANT)+5dBi。借助无源天线组合，可集中仰角波，并增加固定天线增益，如表2所示。对于郊区FWA部署，采用13至26°的波束宽度就够了，同时利用4至8个天线单元的无源列阵列组合。然而，在城市部署场景中，仰角扫描要求更高，且使用的系统仅限于1至2个无源单元。

 

图9：按列馈电的有源阵列(a)和逐个单元馈电的有源阵列(b)

 

图9b说明了逐个单元馈电的有源阵列。逐个单元馈电的阵列和按列馈电的阵列架构具有相同的天线增益，但按列馈电的阵列具有固定仰角波束模式。逐个单元馈电的阵列支持更宽的扫描角度，但所需的PA、相移器和可变增益组件数量是包含4个单元的天线的4倍。为实现相同的EIRP，用于驱动由4根天线组成的按列馈电阵列的PA需要提供至少4倍的输出功率，而这很容易改变半导体选择。我们有理由认为，郊区BTS将使用无源天线增益比城市部署高6至9dB的天线。因此，相控阵只需更少的有源信道，就能够实现相同的EIRP，从而显著减少了有源组件数量并降低了集成复杂性。

阵列前端密度

早期的毫米波FWA BTS设计采用单独的单极化发射和接收天线阵列，这使得电路板有更多的空间来容纳组件。另外，这类设计避免了T/R开关的额外插入损耗和线性度难题。然而，使用集成式T/R双极化阵列已成为架构发展的一大趋势（图10），这使RFFE密度不断增加。关键原因在于空间相关性。自适应波束成型性能取决于接收和发射阵列之间的相对校准能力。因此，集成双极化发射和接收信道就变得非常重要，这样阵列就可以共用一套通用的天线单元和RF路径。最终结果就是，RFFE的电路密度要为早期系统的4倍。

图10：FWA天线阵列由单独的T和R型阵列发展至集成式双极化T/R型阵列

使用毫米波频率时，相控阵单元之间的格栅间距变得非常小，例如39GHz时为3.75mm。为最大限度地减少馈电损耗，务必将前端组件置于靠近辐射单元的位置。因此，必须缩小RFFE的占用面积，同时将多种功能整体集成在裸片上或多芯片模块封装内。要在很小的面积内部署所有这些功能，需要极小的PA，而这就要求阵列大小成倍增大或使用GaN等高功率密度技术。此外，采用能够耐受较高结温的半导体技术至关重要。温度高于150℃时，SiGe的可靠性会急剧下降，而GaN-on-SiC的额定温度为225℃。这一75℃的结温优势对热设计有很大的影响，尤其是针对室外被动冷却式相控阵。

全数字与混合阵列

对于BTS供应商来说，自然是要先探索将当前6GHz以下的全数字波束成型、大规模MIMO平台扩展至毫米波。这样便可以保留针对波束成型空间复用的基础架构和高级信号处理算法。然而，由于毫米波提供的信道带宽大幅提高，以及需要许多有源信道，人们担心此类系统的功耗和成本过高也是有根据的。因此，供应商开始探索混合波束成型架构，⁵以实现基带信道数量与有源RF信道数量之间的灵活性。这种方法可更好地平衡模拟波束成型增益与基带处理。下面将分析这两种架构，并讨论每种架构所需的RFFE方法。

数字波束成型

假设郊区FWA不需要使用大仰角扫描，且设计优良的列阵天线可提供高达14dBi的增益，首先我们采用一个以65dBm EIRP为目标的毫米波BTS收发器设计，然后使用已问世多年的现成点对点微波无线电组件（包括高功率28GHz GaN平衡放大器）来计算功耗。多翼阵列和收发器如图11所示。假设使用循环器且馈电损耗为1.5dB，那么天线端口的功率为27dBm。从下述方程可以看出，要实现65dBm EIRP，需要使用16个收发器，这些收发器组合在一起可提供12dB的数字波束成型增益：

EIRP=G_BF(dB)+G_ANT(dBi)+P_{AVE_TOTAL}(dBm)

EIRP=10log10(N_COLUMNS)+10log10(N_PAs)+G_ANT+P_AVE/CHANNEL(dBm)

图11：采用数字波束成型和现成商用组件的阵列设计

每个收发器的功耗如图12所示。发射占空比为80%时，16个翼的总功耗(P_DISS)为每极化220W，而双极化系统则为440W。对于需要采用无源冷却的全室外塔顶电子设备，当RF子系统的功耗超过300W时，热管理就相当具有挑战性了。这表明，采用当今现成组件的全数字波束成型架构是不切实际的。

图12：发射(a)和接收(b)链的功耗

不过，即将问世的新型GaN FEM可帮助解决这个问题。如图13所示，集成在FEM中的GaN PA将经过验证的可靠Doherty高效提升技术应用于毫米波。使用Doherty PA时，需要采用数字预调失真(DPD)技术；然而，毫米波频段的邻道功率比(ACPR)要求明显更松，从而可实现“更轻巧”的DPD解决方案。P_SAT为40dBm的对称型多级Doherty PA的估算功耗可降低50%以上。在上述系统中，单单这一项改进就可将总P_DISS降至300W以下。加上新一代RF采样数模和模数转换器实现的功耗节省、毫米波CMOS收发器的改进以及小信号集成度的提高，不久后，我们就能目睹更多全数字波束成型解决方案的部署。

 

图13：采用对称型GaN Doherty PA和开关LNA的集成式FEM(a)和27.5至29.5GHz的PA性能(b)。

混合波束成型

混合波束成型有源阵列的基本框图如图14所示。此处，N个基带信道用于驱动RF模拟波束成型器，进而将信号分为M条路径，并提供独立的相位和幅度控制。FEM用于驱动每个M单元子阵列面板。基带路径和子阵列面板的数量由所需空间流或波束的最小数量决定。每个子阵列面板中波束成型器分支和单元的数量由目标EIRP与G/NF确定。尽管流行的设计比率是每16至64个有源单元一个基带路径，但实际比率取决于部署场景。例如，如果采用热点小基站（或在CPE终端侧），那么一个1:16单面板就可以了。一个宏BTS可以有2至4个子阵列面板和64个有源单元，其中每个面板均为双极化面板，因此共有4至8个基带路径和256至512个有源单元。同时利用数字和模拟波束成型可最大限度地扩大覆盖范围，或单独向多个用户提供空间上相互独立的波束。

图14：采用混合波束成型的有源阵列

有一个重要的问题就是，SiGe前端是否能够提供足够的输出功率和效率，以避免使用更高性能的III-V族技术（如GaA或GaN）。利用出色的封装和集成技术，这两种方法都能够满足严格的天线格栅间距要求。

前端半导体选项

RFFE技术选项取决于系统的EIRP和G/NF要求。这两者都由波束成型增益确定，而波束成型增益则由阵列大小确定。为说明这一点，图15显示了每个信道所需的平均PA功率(P_AVE)与实现65dBm EIRP的均匀矩形阵列的阵列大小和天线增益之间的关系。该图上添加了最适合每种半导体技术的功率范围指示。功率限值根据每项技术的基准进行设置，从而避免采用会降低组件可靠性或效率的外来功率合成或方法。随着阵列大小变得越来越大（超过512个有源单元），每个单元的功率将变得足够小，以便使用SiGe，然后SiGe可集成至核心波束成型器RFIC中。相反，如果前端采用GaN技术，则实现相同EIRP所需的信道数减少到1/8至1/16。

 

图15：优化RFFE技术与阵列大小的关系

系统功耗

对于可实现64dBm EIRP的阵列，图16分析了波束成型器加前端的总P_DISS与每个子阵列面板的有源单元数量之间的关系。因为误差向量幅度(EVM)决定了前端可实现的功率回退和效率，所以图中显示了对应于不同EVM水平的P_DISS。我们假设每个波束成型器分支的功耗为190mW，即市场上核心波束成型器的典型功耗。⁶图中最右边的系统代表完全采用SiGe的解决方案，该解决方案采用512个单元，每个单元的输出功率为2dBm，功耗约为100W。从右到左，单元的数量越来越少，每个信道的P_AVE越来越高，且P_DISS被优化到波束成型增益开始快速下降，同时保持EIRP迅速提升的那一点。功耗曲线的小幅变化代表前端从单级设计过渡到二级和三级设计以提供足够增益的位置。随着级数的递增，效率开始下降，而功耗开始增加。

图16：64dBm EIRP的系统功耗与阵列大小以及EVM的关系

具有大约128个单元和一个二级14dBm输出PA(24dBm P_1dB)的阵列专用于优化系统P_DISS，且无需考虑复杂性或成本，因此勘称最佳选择。然而，如果我们设法优化P_DISS预算低于100W时的成本、复杂性和产量，最好选择48至64个采用三级GaN PA且平均输出功率为20至23dBm的有源信道，具体取决于EVM目标。图16所示趋势是PA效率越低，随之波束成型器的效率则也越低。换句话说，选择将阵列大小增加8倍以实现完全采用SiGe的解决方案要付出一定的代价，因为输入信号被分为更多条路径，且需要使用线性偏置型耗电器件将信号放大。

成本分析

相控阵的成本包括RF组件、印刷电路板材料和天线成本。采用化合物半导体前端可将阵列大小立即减少到1/8，同时P_DISS不会增加。即使采用较低成本的印刷天线技术，也可以大大节省昂贵的天线基板材料成本。考虑到组件成本，目前采用4英寸晶圆制成的150nm GaN-on-SiC，每平方毫米成本仅为8英寸130nm SiGe的4.5倍。随着6英寸GaN生产线开始实现大批量生产，GaN的成本会降至SiGe的3倍。表3简要说明了这两种技术的假设和相对原始裸片成本比较。采用高功率密度型化合物半导体（如采用6英寸晶圆制成的GaN）时，可将完全采用SiGe的架构原始裸片成本降低35%。虽然每个组件的硅技术成本较低，但整个系统的成本明显更高。

GaN前端模块

为了验证适用于毫米波FWA阵列的GaN FEM概念，Qorvo着手设计功率最高、NF最低且可用于37至40GHz频段的FEM。为支持集成式发射/接收阵列的发展趋势，前端包括一个PA、集成式T/R开关和一个噪声系数较低的LNA。该模块具有足够的增益，可由核心波束成型器RFIC驱动，典型驱动电平为2dBm。通过进行与图16类似的分析，我们将FEM的P_AVE选择为23dBm，并通过分析支持ACPR≥33dBc回退线性度、EVM≤4%以及一个400MHz正交频分复用(OFDMA)波形所需的裕量，确定了P_SAT。

一个关键设计决策是确定使用GaAs或GaN还是结合使用这两者。GaAs PA的裸片尺寸使FEM无法满足39GHz频段下3.75mm这个严苛的格栅间距要求。在输出功率相当的情况下，GaN PA的裸片尺寸只有GaAs PA的1/4，同时不会降低增益，且效率稍有提高。考虑到采用LNA，我们选择了90nm GaAs PHEMT工艺，因为它的NF略占优势。然而，在考虑使用额外的焊线和50Ω匹配网络后，其净改进只是几个十分之一dB。经过权衡分析我们得出，最好继续采用允许PA、LNA和T/R开关进行相互匹配的单片GaN设计。这样的设计风险更低，更易于装配和测试，且可采用尽可能紧凑的MMIC。系统热分析表明，GaN-on-SiC提供的更高结温对于被动冷却式阵列至关重要。

如图17所示，39GHz FEM将两个多功能GaN MMIC集成至一个嵌入散热板的空腔表贴封装中，使得封装大小可以满足39GHz频段下的阵列单元间距要求。每个GaN MMIC包含一个三级线性PA、三级LNA和一个低损耗高线性度SPDT开关。FEM覆盖37.1至40.5GHz频段，并可实现23dBm的平均输出功率，从而支持256-QAM EVM电平和24dB发射增益。在接收模式下，NF为4.1dB，接收增益为16dB。封装尺寸为4.5mm×6.0mm×1.8mm。^7-8

 

图17：集成式39GHz GaN前端MMIC – 特意模糊图(a)、双信道FEM(b)和封装(c)。

总结

FWA商业化很快就会实现，原因在于低成本频谱资源丰富、早期监管和标准制定工作得当，并且运营商有机会快速开拓一个新市场。剩下的挑战是要有可用的设备能够以合理成本闭合链路。业界正在摸索采用混合波束成型架构和全数字波束成型架构。这些架构可充分利用不同商用半导体工艺的各自优势。在任一种架构中使用GaN前端都可以帮助运营商和制造商实现高EIRP目标，同时最大限度地减少成本、复杂性、尺寸和功耗。为了证明可行性，Qorvo开发了一个基于高度集成GaN-on-SiC T/R MMIC的39GHz FEM，并正在开发可在适用于5G系统的其他毫米波频段中使用的类似FEM。

参考文献

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3. Federal Communications Commission, “Use of Spectrum Bands Above 24 GHz for Mobile Radio Services, In the Matter of GN Docket No. 14-177, IB Docket No. 15-256, RM-11664, WT Docket No. 10-112, IB Docket No. 97-95,” July 2016, apps.fcc.gov/edocs_public/attach-match/FCC-16-89A1.pdf.

4. 3GPP TR 38.901, “Study on Channel Model for Frequencies from 0.5 to 100 GHz,” September 2017, www.3gpp.org/ftp//Specs/archive/38_series/38.901/38901-e20.zip.

5. A. F. Molisch et al., “Hybrid Beamforming for Massive MIMO: A Survey,” IEEE Communications Magazine, Vol. 55, No. 9, 2017, pp. 134–141.

6. B. Sadhu et al., “7.2 A 28GHz 32-Element Phased-Array Transceiver IC with Concurrent Dual Polarized Beams and 1.4 Degree Beam-steering Resolution for 5G Communication,” 2017 IEEE International Solid-State Circuits Conference (ISSCC), San Francisco, Calif, 2017, pp. 128–129.

7. B. Kim and V. Z. Q. Li, “39 GHz GaN Front-End MMIC for 5G Applications,” 2017 IEEE Compound Semiconductor Integrated Circuit Symposium (CSICS), Miami, Fla., 2017, pp. 1–4.

8. “QPF4005 37-40.5 GaN Dual Channel FEM Datasheet,” www.qorvo.com/products/d/da006271.