Improving Linearity of a Doherty Power Amplifier with a Dual-Bias Structure

Zhiwei Zhang、Chen Li、Guohua Liu，Hangzhou Dianzi University；Zhiqun Cheng，Hangzhou Dianzi University、Chinese Academy of Sciences, Suzhou, China

（12月9-10日在深圳举办的电子设计创新大会也将有Doherty功率放大器的议题，点此了解）

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一种新型的双偏置电路结构被引入来增加功率放大器的视频带宽，同时减少记忆效应，从而提高其线性度。实现了一个工作在5G通信频段（3.4-3.6GHz）并包含该双偏置电路的Doherty功率放大器（DPA），它能提供43-44dBm的饱和输出功率和大于70%的饱和漏极效率。同时，在6dB功率回退时的漏极效率为51%到55%，在8dB功率回退时大于43%。应用数字预失真（DPD）技术后，当功放输出功率为42.7 dBm时的相邻信道泄漏比（ACLR）小于-46 dBc。

为了提高数据传输速率和无线通信系统的容量，具有高峰均功率比（PAPR）的调制信号被广泛使用，同时Doherty功率放大器已经成为基站功率放大器的主流选择。^1-4 相应地，视频带宽（VBW）和记忆效应是影响Doherty功率放大器性能的两个重要因素。⁵

VBW对功率放大器的工作带宽起着重要作用，并影响到DPD校正的程度。⁶ 如果瞬时信号带宽非常接近VBW，功放的线性度就会严重恶化，而且很难用DPD来校正。^7,8 此外它还会在有源器件中引起较大的电压和电流偏移，导致内部温度过高和元件损坏。

已经有一些减少记忆效应和扩大VBW的方法被报道。^9,10 Ladhani等人⁹通过将串联谐振电路直接连接到晶体管封装中的栅极和漏极，以获得更宽的VBW。这种方法是基于晶体管的电流平面进行设计的，不适合实际电路设计。此外，有人提出用LC谐振偏置网络来降低基带阻抗，以减少电记忆效应。¹⁰ 然而，这种方法的有害影响是，在降低基带阻抗的同时，其基波阻抗也会下降。较小的基波阻抗会导致射频功率泄漏到偏置电路中。此外，具有大寄生元素的集总参数元件很难在射频电路中使用。

本文介绍了一种高效率和高线性度的工作在3.4-3.6GHz频段的DPA，采用了新颖的双偏置网络结构，在传输20MHz的LTE调制信号时，拓宽了VBW，使宽带DPA的记忆效应最小化。随着线性化技术的加入，该DPA表现出良好的线性度和高效率。^11-16

关键技术

记忆效应

在场效应晶体管放大器中，大部分不良的记忆效应是由基带阻抗引起的，而基带阻抗主要由低频段的偏置网络阻抗决定。^17,18 在射频功率放大器中采用DPD矫正时，减少记忆效应尤为重要。基带阻抗Z在低频时应该是短路的（图1），但不幸的是，它不是。基带阻抗的存在导致了功率晶体管漏极的电压随输入信号电平的变化而变化。为了减少记忆效应，必须尽量减少漏极偏置的基带阻抗。

图1 理想与实际的射频阻抗。

VBW

在现代通信系统中，宽带宽和多载波调制已被用于高速数据传输。然而，调制信号带宽受到射频功放的VBW的限制。VBW主要取决于偏置网络的等效LC谐振和晶体管内部匹配。图2是一个晶体管和一个典型的偏置电路的等效电路模型。等效谐振频率可以表示为：

其中，L_m是典型的偏置电路的等效电感，L_m = L_shunt + L_series + L_bias。C_shunt代表分流的等效晶体管封装电容。

一般来说，L_bias比L_shunt和L_series高两个数量级以上。所以，L_m≈L_bias。因此，可以通过减少偏置电路的等效电感来实现VBW的拓宽。

图2 典型的晶体管偏置电路。

双偏置网络

优化记忆效应需要降低基带阻抗，而增加VBW需要增加等效的LC谐振频率。图3显示了一种新型的双偏置网络。本文通过使用这个双偏置网络来实现这一点。与典型的偏置电路相比，双偏置网络由两个偏置电路并联而成。由并联电路的原理可以得到：

其中Z_b1和Z_b2分别是图2和图3中的漏极偏置的阻抗。由于双偏置网络的漏极节点阻抗是典型偏置电路的一半，因此基带阻抗减少，记忆效果改善。

图3 增加了等效的LC谐振频率的双偏置电路。

图3中的L_bias和L_bias^'是λ/4微带线，等效的平行电感为1/2 L_bias。等效谐振频率为：

其中，L_n是双偏置电路的等效电感，L_n = L_shunt + L_series + ½ L_bias。

本文以Cree CGH40010F晶体管为例，在中心频率为3.5GHz时，分析了晶体管等效模型，并计算了λ/4微带线的等效电感。L_shunt和L_series比L_bias低一个数量级，因此，L_n可以表示为：

用Advanced Design System（ADS）仿真这两个偏置电路。图4中绘制的结果显示，双偏置网络的谐振频率约为1GHz，是典型的单偏置网络谐振频率的两倍多，这就增加了VBW，同时降低了基带阻抗。

图4 典型偏置和双偏置电路的仿真阻抗与频率的关系。

实验和测试结果

本文设计了一个工作在5G移动通信频段3.4-3.6GHz的DPA来验证双偏置网络的有效性。图5是实现的双偏置DPA的照片。功放是在30mil厚的罗杰斯RO4350B基板上制作的，介电常数为3.48。Cree CGH40010F GaN HEMT被用于载波和峰值放大器的设计。载波放大器被设置为AB类，栅极偏压为-2.75V。峰值放大器工作在C类，栅极偏压为-6V。参照晶体管数据表，两个放大器的漏极工作电压被设定为28V。

图5 制造的GaN DPA。

图6显示了DPA的增益和效率与输出功率的关系曲线。从图中可以看到，饱和输出功率达到43dBm以上，同时，饱和状态下的漏极效率高于70%。与仿真的效率相比，在低输出功率条件下，测试的效率较高，而在高输出功率条件下，测试的效率约低三个百分点。当输出功率回退6dB时，效率为51%至55%。当输出功率回退8dB时，效率高于43%。此外，实测的增益比仿真值略低。当接近饱和输出功率时，增益被压缩，但测试的平均增益大于10dB。

图6 3.4~3.6 GHz频段内测试和仿真的增益和漏极效率与输出功率的关系。

在3.5GHz中心频率处，使用峰均功率比为7.1dB的20MHz LTE调制信号来驱动DPA。测试的ACLR如图 7。上、下边带分别为-32.1和-31.9dBc，输出功率为42.7dBm。加入DPD后，它们分别为-46.6和-47.5dBc。

图7 在3.5GHz处测试的ACLR。

表1提供了与其他已发表的DPA性能的比较，显示了本文使用双偏置网络设计的DPA的漏极效率和ACLR得到了改善。

结论

一种新型的双偏置网络结构被引入DPA中拓宽了其VBW，减少了记忆效应。为了验证这一点，本文设计并制作了一个工作在3.4至3.6GHz的DPA。当使用PAPR为7.1dB的20MHz LTE调制信号驱动时，用DPD矫正后得到的ACLR低于-46dBc。这表明，双偏置结构不仅拓宽了VBW，减少了记忆效应，而且较容易实现。

致谢

这项工作得到了国家自然科学基金的支持（No. 61871169）。

参考文献

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